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标题: 用数据说话:Intel AMD 台积电三大芯片厂商制程技术发展对比 [打印本页]

作者: suboysugar 时间: 2009-12-15 23:03
标题: 用数据说话:Intel AMD 台积电三大芯片厂商制程技术发展对比
Intel很快便要推出其新款处理器，代号Westmere的32nm制程处理器。这款处理器在内部架构方面与现有的Nehalem近似。不过在制程方面 Intel则迈出了一大步，进化到了32nm制程。在Intel的32nm制程技术中，他们将使用其第二代HKMG（High-k金属门）技术。而相比之下，其它的厂商的第一代HKMG技术都还没有付诸实用。那么，Intel在新一轮的32nm制程竞赛中的领先程度有多大呢？以下我们便为读者进行分析。
首先，我们把Intel和其最大的对手AMD，以及另一家代工企业台积电放在一起比较一下。需要说明的是由于台积电只是一家代工厂商，因此我们在进行对比时，使用了台积电为一家设计公司制作的FPGA芯片的技术发展状况来进行比对。另外需要说明的是，由于无法得到确切的可靠数据，因此我们没有将IBM/Common技术联盟的制程技术发展状况引入这次对比。

表一显示了三家厂商开始启用90/65/45/32nm级别制程工艺的时间点。表中可见，Intel公司总是会以两年时间为间隔，在年初推出新的制程工艺，推出新制程的步伐与Intel元老戈登摩尔的摩尔定律非常符合。根据这种规律，我们可以预计下一代22nm制程将会于2012年初推出。

有趣的是AMD的制程发展规律也与摩尔定律相契合，他们总是会在Intel推出新制程技术的同年晚些时候推出自己的新制程技术。不过，在从45nm进化到32nm制程的过程中，AMD似乎遇到了一点麻烦，两者的时间间隔达到了3年，当然AMD近年曾遭遇分拆GlobalFoundries的风波，所以出现这种延迟现象也是情有可原，但这次拖延依然令人们意识到向32nm级以上级别制程攀登的过程是相当艰苦的。

而台积电的制程进化过程则相比之下缺乏一定的规律性，主要是跟随设计方的产品规划而有所变化。比如90nm制程与65nm制程之间的时间间隔达到了3年，而从65nm进化到45/40nm制程则只花了15个月的时间。同时他们还采用在45nm与32nm节点之间设立中间制程点的策略，实现了每年更新一次制程技术的目标。

关于摩尔定律：

根据摩尔定律，集成电路技术每经历一次制程更新，电路尺寸便会缩小70%。除了晶体管的门极宽度尺寸之外，其中最令人感兴趣的一个关键尺寸便是互连线彼此之间的间距尺寸。这个尺寸决定了电路中逻辑门电路的密度以及芯片中所能容纳的晶体管数量。根据我们绘制的互连线间距尺寸发展图，三家厂商的制程技术在这方面的进展可谓不相上下，可见摩尔定律依然适用。

有趣的是，台积电公司的互连线间距尺寸似乎要比其它两家公司要更小一些，这大概是由于这家厂商主要面向SOC芯片，GPU/FPGA等产品的代工使然。尽管台积电的制程技术制作出来的晶体管其运行速度可能不及Intel或AMD，但其芯片产品内部却能集成数量超过10亿支的大量晶体管。

新制程除了带来电路关键尺寸的进一步缩小之外，还衍生了很多新的制程技术。其中两项具有重大意义的新技术便是漏源极嵌入硅锗技术 (eSiGe) 和high-k金属门（HKMG）技术。eSiGe技术能增强PMOS晶体管的性能，而HKMG技术则有助于晶体管开关速度的提升，并可减小门极的漏电流。

上表二显示了三家厂商启用这两项关键技术的时间表。表中可见，Intel在采用这两项新技术方面明显领先于其它两家厂商，他们在2004年推出的90nm制程中便开始启用eSiGe技术，而在45nm制程中开始使用HKMG技术；而AMD则到65nm制程时才开始使用eSiGe技术，而且需要在32nm制程中才能开始使用HKMG技术，正好比Intel落后1代；台积电则在eSiGe/HKMG方面落后了整整两代制程。

这里需要说明的是，由于IBM/AMD的SOI制程技术并没有像传统的体硅制程（Bulk CMOS）那样，具有较为广泛的流行性，因此我们在这里并不会比对各家厂商在SOI制程技术方面的发展状况。

最后，需要说明的是，采用最好的制程技术并不一定能生产出最好的产品。过去，AMD便曾经凭借采用较低级制程生产出来的，具备内置内存控制器和更短流水线设计的K8系列处理器打败了Intel的产品；而Intel在显卡，超低功耗产品等市场上的作为也十分有限。不过，在双方设计能力相当的条件下，Intel在制程工艺方面的领先无疑将帮助他们立于不败之地。

作者: Karl.12 时间: 2009-12-16 00:24
中芯国际上马130nm流水线没有？

作者: suboysugar 时间: 2009-12-16 00:29
2# Karl.12

中芯国际(SMIC)和Cadence共同推出用于65纳米的低功耗解决方案Reference Flow 4.0

Shanghai [2009-10-29]

完全集成的能效型流程令快速、轻松地设计低功耗尖端器件成为可能

加州圣荷塞，2009年10月29日-全球电子设计创新领先企业Cadence设计系统公司（NASDAQ: CDNS）今天宣布推出一款全面的低功耗设计流程，面向基于中芯国际集成电路制造有限公司（中芯国际”,纽约证交所股份代号：SMI；香港联合交易所股票代码: 0981.HK）65纳米工艺的设计工程师。该流程以Cadence?低功耗解决方案为基础，通过使用一个单一、全面的设计平台，可以更加快速地实现尖端、低功耗半导体产品的设计。
“目前，功耗已成为一个关键的设计制约因素，从技术和成本的角度来说，它同时序和面积一样重要”，SMIC设计服务中心副总裁刘明刚表示，“SMIC-Cadence Reference Flow 4.0具有先进的自动化低功耗设计功能，能够满足低功耗设计创新的需要。”

通过低功耗芯片的设计实现，完成了对该设计流程的确认。上述芯片利用了SMIC 的内部设计65纳米库，包括有效的电流源模型(ECSM)标准单元、功耗管理单元、PLL、SRAM和I/O库。该设计中所采用的低功耗技术包括功率门控和多电源/多电压(MSMV)技术，可以降低漏电和动态功耗消耗。

“能率对许多新型半导体产品来说都是一个关键的要求，然而设计者有时却认为关注于功耗只是最近才刚刚兴起，因而伴随着很多风险”，Cadence公司产品营销副总裁Steve Carlson表示，“Cadence低功耗解决方案提供了全面的、经过硅验证的从前端到后端的流程，面向基于SMIC的65纳米工艺技术的设计者，它包括对功能和结构的验证，同时提高了生产率。该解决方案快速、易用并经过了实践检验。”

SMIC 65纳米低功耗Reference Flow 4.0包括Cadence低功耗解决方案, 搭配Encounter? Conformal? Low Power、Incisive? Enterprise Simulator、Encounter RTL Compiler、Encounter Digital Implementation System、Cadence QRC Extraction、Encounter Timing System和Encounter Power System。

关于中芯国际

中芯国际集成电路制造有限公司（“中芯国际”，纽约证交所股票代码：SMI，香港联合交易所股票代码：981），是世界领先的集成电路芯片代工企业之一，也是中国内地规模最大、技术最先进的集成电路芯片代工企业。中芯国际向全球客户提供0.35微米到45纳米芯片代工与技术服务。中芯国际总部位于上海，在上海建有一座300mm 芯片厂和三座200mm 芯片厂。在北京建有两座300mm 芯片厂,在天津建有一座200mm 芯片厂，在深圳有一座200mm 芯片厂在兴建中，在成都拥有一座封装测试厂。中芯国际还在美国、欧洲、日本提供客户服务和设立营销办事处，同时在香港设立了代表处。此外，中芯代成都成芯半导体制造有限公司经营管理一座200mm 芯片厂，也代武汉新芯集成电路制造有限公司经营管理一座300mm 芯片厂。详细信息请参考中芯国际网站 http://www.smics.com

关于Cadence

Cadence公司成就全球电子设计技术创新，并在创建当今集成电路和电子产品中发挥核心作用。我们的客户采用Cadence的软件、硬件、设计方法和服务，来设计和验证用于消费电子产品、网络和通讯设备以及计算机系统中的尖端半导体器件、印刷电路板和电子系统。公司总部位于美国加州圣荷塞市，在世界各地均设有销售办事处、设计中心和研究设施，以服务于全球电子产业。关于公司、产品及服务的更多信息，敬请浏览公司网站 www.cadence.com。

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