Nehalem到底有没有集成内存控制器呢？哈哈哈哈？

原帖由 zaarath 于 2007-3-17 07:34 发表


没那么简单，不是说完全不可以，只是要付出的开发代价太大。
首先为了兼容同一个socket, 只能使用一个IMC, 那么没有IMC的那个核心如何访问内存呢？只能通过两个管芯之间的CSI或者HT, 访问另外一个拥有IMC核心所控制的内存。这样子延迟超级高，性能只怕还不如IMC外置。这正好是NUMA所要竭力避免的访问方式，到了这里占了至少一半的内存操作，你觉得性能会如何

我上边说的是每个核心使用半个IMC，各控制一个内存通道，而不是完全屏蔽一个核心的IMC
另外，难道处理器－》处理器－》内存 的延迟会高于 处理器－》北桥－》内存 么？不会的。
我说的情况和现在的双Op，每个使用一个通道的内存的情况是一样的。
测试的情况是即使在一个U访问另一个的内存的时候，延迟也比现在的Xeon模式好。

原帖由 the_god_of_pig 于 2007-3-17 12:11 发表

我猜4核

对称产生美

赞同～！

原帖由 itany 于 2007-3-18 12:10 发表


我上边说的是每个核心使用半个IMC，各控制一个内存通道，而不是完全屏蔽一个核心的IMC
另外，难道处理器－》处理器－》内存 的延迟会高于 处理器－》北桥－》内存 么？不会的。
我说的情况和现在的双Op， ...

各控制一个通道需要双倍的引脚，如何和现有socket兼容？如果单一IMC, 那么有一个芯片永远是slave模式，延迟要高很多。

你有数据说明处理器-〉处理器-〉内存延迟比FSB好？不要忘了AMD的L2要小得多，现在core 2的延迟已经不比amd差很多了，更不用说通过另一个处理器访问内存。


edit: 我明白你的意思了。但是我没听说过有“半个”IMC的概念。

原帖由 zaarath 于 2007-3-19 14:24 发表


各控制一个通道需要双倍的引脚，如何和现有socket兼容？如果单一IMC, 那么有一个芯片永远是slave模式，延迟要高很多。

你有数据说明处理器-〉处理器-〉内存延迟比FSB好？不要忘了AMD的L2要小得多，现在c ...

诚如您说的，现在Core的延迟并不比K8大很多。
但是同样的，Core作为4发射的处理器，相对于3发射，即使相同延迟的情况下造成的损失也是更加严峻，更何况是更大的延迟呢？Intel这个更小的延迟是通过大得多的L2和先进的预读算法来实现的。更大的L2带来了更高的成本。而预读算法即使在IMC的情况下也是可以发挥明显的所用，相得益彰的。如果作IMC的话，不仅可以降低缓存的数量，更可以取得远远优于K8的延迟。事实上，我认为就按照Yonah相对于K8就可以平起平坐，Conroe相对于K8的性能提升相对于其理论值还是不算很理想的，有可能内存的延迟起到了作用。而IMC正可以全面的释放这样的潜能。

至于所谓“半个”内存控制器，K8 754的内存控制器不就是939的屏蔽了一个通道，形成的“半个”内存控制器么。
这个早就有了～

希望能集成

Current "Dual-Channel" memory controller use 1 set of addressing/command line and 2 sets of data paths. Sort of like a semi-dual channel.

If you want to have fully independent dual channel, i.e. 2 sets of addressing/command line that can access 2 channels independently, the price is gonna be sky rocketing

  来晚了越爬越心凉，现在的双通道也是半工的啊

原帖由 HeavenPR 于 2007-3-20 12:45 发表
Current "Dual-Channel" memory controller use 1 set of addressing/command line and 2 sets of data paths. Sort of like a semi-dual channel.

If you want to have fully independent dual channel, i. ...

感谢指教
现在知道问题处在哪里了～
地址和控制总线是共享的～ 唉

原帖由 CaptianGhostSSE 于 2007-3-20 16:03 发表
  来晚了越爬越心凉，现在的双通道也是半工的啊

貌似FB－DIMM是全双工的啊